在高速SerDes I/O技术飞速发展的今天以太网速度不断突破向太比特以太网迈进但高速多电平信号在PCB上传输时面临诸多瓶颈其中玻璃编织偏斜对信号质量的直接影响成为制约高性能系统设计的关键问题。下面将详细介绍一种高效测试试样设计技术可精准量化差分对在经向和纬向的玻璃编织偏斜为PCB设计提供可靠支撑。高速SerDes I/O技术在以太网系统中的应用不断扩展以太网速度持续提升预计在不久的将来将达到太比特以太网。以太网联盟制定了2016年以太网路线图如图1所示。从路线图中可以看出行业已经开始定义50 Gbps串行链路的规范并且正在探索将下一个串行链路速度设定为100 Gbps。系统公司已经采用56Gbps PAM4技术用于背板和芯片到芯片PCB上的长距离信道但在印刷电路板PCB上使用高速多电平信号实现目标性能时仍存在许多瓶颈。为了克服高速数据传输问题人们开发了多种技术例如各种均衡器、前向纠错FEC等。然而PCB设计在高速数据速率接口方面仍然面临众多障碍其中一个主要问题是难以量化和预算玻璃编织偏斜的影响这种偏斜直接影响信号质量。图1. 2016年以太网路线图中的链路速度典型的PCB电介质芯板/半固化片基材由各种编织玻璃纤维织物与环氧树脂粘合加固而成。玻璃纤维的编织技术与普通织物基本相同经纱沿织物卷的长度方向延伸而纬纱沿宽度方向延伸。PCB上的布线走线可能直接落在经纱顶部、纬纱顶部或经纱/纬纱线之间的任何位置。假设两条走线构成差分对P和N如图2所示由于树脂和玻璃具有不同的介电常数它们会面临两种不同的介电常数值。这进而导致不同的传播速度并导致差分对的P和N之间出现偏斜。如图1所示以太网SerDes速度越来越快单位间隔UI越来越小。例如56Gbps PAM4的一个UI为35.7ps这意味着差分对P和N之间的玻璃编织偏斜会显著影响高速信号的质量。图2. 纤维编织效应产生的差分对P和N偏斜首先必须量化每种玻璃类型的玻璃编织偏斜才能解决此问题但由于玻璃织物制造层压板的步骤复杂存在许多变化因此难以量化玻璃编织质量。如图3所示制造一块带有玻璃编织的层压板通常涉及多个步骤和选择有时会有四家不同的公司参与其中。因此玻璃编织的制造差异不断增加。特别是目前市场上流行使用扩展玻璃来减少玻璃编织偏斜但尚未有量化其质量的标准完全依赖于进行扩展工艺的公司的技术水平。图3. 制造带有玻璃织物的最终层压板所涉及的各种变量关于玻璃编织偏斜的研究并非新鲜事物已有相关工作和对该问题复杂性的理解。我们知道制造玻璃织物时存在多个层面的变化图3。最终的PCB层压板中玻璃的扩展工艺、编织工艺和来源可能存在多种形式。此外玻璃编织的间距或扩展工艺没有严格的标准化这给最终产品带来了更多未知因素有时还会出现更多营销术语使得那些仅关注预算、希望控制高速信道链路最大允许偏斜的设计师面临更大困难。图4a显示了实验室测量中玻璃编织偏斜对插入损耗的影响。如图4b所示当S13和S24相位相差180°来自测量时我们看到Sdd21出现了一个大的下降。这种相位差是由于玻璃编织效应导致差分对的两条信号走线的波速不同而产生的。图4a. 玻璃编织偏斜对差分插入损耗的影响图4b. S13和S24相位相反无论采用昂贵还是廉价的新缓解方案使用1层与2层玻璃、最佳扩展玻璃或使玻璃与树脂介电常数匹配的解决方案都很难知道所布线层上特定高速差分走线的最大偏斜/英寸值。有许多缓解方案有助于减少玻璃编织的影响但很少有方案能帮助量化设计中的偏斜程度。尽管存在如此多的不确定性和变化可能性我们提出的主要问题是如何确保我们的电路板具有可量化的玻璃编织偏斜值以指导设计。我们认为从层压板的角度来看尚未有能完全消除玻璃编织效应的解决方案即使有些解决方案声称可以大幅减少这种效应它们首先价格昂贵而且在实际设计中仍然难以量化可能出现的偏斜程度。大多数高速串行链路使用具有一定P/N走线间距的差分走线。我们开展这项工作的主要动机是针对差分走线提出一种可在电路板上使用的测量技术/方法只需最少数量的走线即可找出PCB上特定结构的最坏情况偏斜ps/英寸。由于在带状线层上很难知道差分对相对于玻璃编织的位置因此量化最坏情况偏斜的测量可以作为设计师的偏斜预算工具。此外通过制作测试板可以测量和比较市场上的各种产品并通过调整设计变量将玻璃编织偏斜控制在设计的ps/英寸目标范围内。我们认为这非常有用特别是用于绘制设计曲线、通过最少的测量收集大量偏斜数据如果设计师有试样空间该技术可以用于在实际PCB上布置走线以测量偏斜。考虑到很难控制PCB中可能变化的因素最好的方法之一是在测试试样上进行实际测量。通过更多的测量设计师还可以建立内部数据库了解不同结构上出现的偏斜类型从而做出最佳的价格决策使目标偏斜值控制在预算范围内。因此我们需要有效的技术通过测量来量化差分对P/N玻璃编织偏斜。1. 测试试样设计测试试样设计通过控制差分对之间的间距在PCB上生成走线分布。这使设计师能够布置一定数量的走线实现良好的分布有助于尽可能接近最坏情况条件以产生最坏情况的偏斜。图5解释了所提出的测试试样设计的概念。例如纬纱之间的间距P可以通过IPC规范中的织物计数来计算因此2116型玻璃的纬纱间距为17.24mil1英寸/58。图5中蓝色的是第一对差分对红色的第二对差分对在第一对下方以一定距离D布线。由于假设纬纱之间的间距是一致的如果知道第一对差分对相对于玻璃编织束的位置就可以计算出第二对差分对的位置。然而第一对差分对的位置是未知的但我们可以通过Mod(D/P)计算出第一对差分对与其他差分对在纬纱间距内的相对位置R。图5. 所提出的测试试样设计方法的概念表1和图6ab显示了基于2116纬向的差分对相对位置示例。总共有18对差分对表1的第二列显示了与第一对差分对的距离D相对位置通过所提出的公式计算得出。基本上18对差分对的相对位置应在玻璃编织间距内均匀分布这增加了捕捉最坏情况偏斜的可能性。图6a的左图显示了表1中相对位置的分布图如果将相对位置从小到大排序可以检查在一个玻璃编织间距内的分布情况图6b显示了排序后的结果分布效果良好。表1. 基于2116纬向的差分对相对位置示例图6a. 基于2116纬向的差分对相对位置图6b. 在一个玻璃编织间距内从小到大排序的展开相对差分对位置2. 优化的测试试样设计在第一代试样的基础上我们提出了一种改进的技术来实现相同的目标。我们发明了一种有效的测试试样设计用于测量差分对在经向和纬向的最坏玻璃纤维编织偏斜。该设计仍然控制差分对之间的间距但需要更少的走线并且涉及一些仿真。参考图5与第一代技术类似纬纱之间的间距P可以通过IPC规范中的织物计数来计算如表1所示因此2116型玻璃的纬纱间距为17.24mil1英寸/58。我们可以通过Mod(D/P)计算出第一对差分对与其他差分对在纬纱间距内的相对位置R。利用这一思想当布置一定数量的差分对时可以计算出所有差分对相对于玻璃编织的相对位置。如果在电路板上布置许多均匀分布在一个玻璃纱线间距内的差分对捕捉最坏情况偏斜的可能性会增加。但PCB尺寸有限这并不是一种高效的方法。在本发明的第二步中可以通过仿真确定最少的走线数量。如图7所示差分走线在一个玻璃编织间距内从0到8进行9个均匀分布的步骤扫描。然后可以获得如图8所示的每英寸偏斜数据在3到5之间有一个峰值然后在3到5之间进行11个步骤的仿真。从这个结果中可以找到平坦的偏斜区域该值可以作为粒度。然后通过公式1计算最少的走线数量。图7. 差分线和玻璃编织束的横截面视图图8. 每英寸偏斜的仿真结果其中P是玻璃纤维经向或纬向的间距N 最少差分对数量D 差分对之间的距离m和y 加权系数k1到N。最后一步在获得最少差分对数量后需要将它们以均匀分布的相对位置布线在PCB上因此必须计算差分对之间的距离D。通过公式2和3可以计算得出。为了设计均匀分布的相对位置当k为Nk从1到N变化时公式2需要是第一个余数为零的情况同时控制m和y加权系数。然后通过公式3计算出差分对之间的最终距离。例如玻璃纤维间距为14mil粒度为2mil则最少差分对数量N为7。如果m为64y为7当N为7时公式2成为第一个余数为零的情况。通过公式3计算得出D为152mil。图9显示了以152mil对间距设计的7对差分对的相对位置这些相对位置在14mil的玻璃编织间距内均匀分布。图9. 通过所提出的程序设计的相对位置图因此所提出的测试试样设计可以轻松找到用于测量最坏偏斜的最佳差分对间距。我们期望这适用于任何量化玻璃纤维性能的设计。测试试样和测量方法1.1 试样设计测试走线采用本文前面描述的第一代技术分布在PCB上。在实现走线良好分布的同时我们利用这个机会探索以下设计空间以测量玻璃编织偏斜并收集测量数据1层与2层扩展玻璃南北和东西方向走线X型玻璃和Y型玻璃微带线和带状线布线微带线和带状线布线上差分对P/N的间距A、B和C每个设计空间变量在4块电路板中均有体现以收集更多的统计数据。所有走线均为直线设计差分阻抗为100欧姆。图10显示了我们进行设计空间探索的电路板示例图。图10. 带有探针焊盘的设计空间探索PCB板南北方向1.2 焊盘过孔优化2.4mm、3.5mm、2.92mm等顶部接入连接器比微探针占用更多空间。此外由于每对差分对需要4个连接器连接器的成本也很高。为了解决空间限制和连接器成本问题测试载体选择了1000um GSSG微探针焊盘。图11显示了每种布线方向上的探针焊盘示例。图11. 测试载体上的焊盘左东西方向右南北方向图12. 微带线左和带状线右探针接入的HFSS模型精心设计接入结构以确保能量最大限度地传输到传输线至关重要。由于存在过孔等不连续性探针接入附近的场是非TEM模式。因此在HFSS中对单独的探针焊盘进行全波仿真以最小化回波损耗。目标回波损耗在10 MHz – 20 GHz频率范围内低于-20 dB。图12显示了微带线和带状线探针接入的HFSS模型。所有边界均定义为辐射边界。在探针着陆焊盘和地之间使用离散端口来激励差分对。在线路侧定义一个波端口。在20 GHz处进行自适应网格划分自适应解决方案的连续迭代之间的最大δ指定为0.02。带状线的信号过孔从底部进行背钻留下7mil长的过孔残端。图13显示了其中一层的背钻过孔。图13. 带状线层探针接入中的背钻信号过孔下图显示了其中一个带状线层的探针接入的仿真回波损耗如图14所示在20GHz之前均低于-20dB的期望目标。图14. 带状线层探针接入的回波损耗1.3 测量方法使用GigaTest labs的GTL4060探针台来定位微探针和测试载体。使用安捷伦PNA E8363B10MHz - 40GHz测量差分走线的S参数。使用低损耗VNA级电缆将微探针连接到VNA如图15所示。图15. 测量设置——VNA和微探针台测量的频率范围为10 MHz-20GHz。观察到1000um GSSG探针仅在15 GHz以下性能良好。因此在后期处理中仅使用高达15 GHz的数据。为了测量更高的频率范围必须将焊盘改为750 um GSSG、500um GSSG或1000um GSG-GSG探针。功率电平设置为-5 dBmIF带宽设置为5 KHz以减少测量时间。使用SOLT校准来校准VNA电缆和微探针的影响将参考平面移动到探针末端。校准使用GGB industries的CS3-1000校准基板进行。图16. 探针着陆在DUT上左特写视图右显微镜视图使用ADS中的瞬态解决方案从测量的S参数计算TDT。ADS电路如图17所示。图17. 从S参数计算TDT的ADS电路TDT13是在端口1施加阶跃激励时在端口3看到的电压而TDT24是在端口4施加阶跃激励时在端口4看到的电压。TDT13、TDT24如图18所示。偏斜定义为TDT13和TDT24过零时间的差值。图18. 来自S参数的TDT测量数据对在X型玻璃和Y型玻璃上、南北、东西方向布线的、间距为“A”、“B”、“C”的差分微带线和带状线走线进行了S参数测量。每英寸偏斜通过将TDT计算出的偏斜除以15得到因为走线长度为15英寸。本节介绍了间距“A”、“B”、“C”布线在南北、东西方向上的每英寸偏斜比较以及1层和2层扩展玻璃上带状线走线上X型玻璃和Y型玻璃的偏斜比较。制作了两块差分走线间距为“A”的电路板、一块间距为“B”的电路板和三块间距为“C”的电路板。电路板可以通过下图中的名称B1、B2、B3进行识别。微带线——间距A、B、C图19-20绘制了间距A、B、C差分布线在东西、南北方向上微带线走线上的每英寸偏斜比较。从下图可以看出不同布线方向上的每英寸偏斜存在显著差异。图19. 东西方向布线的微带线偏斜——间距A、B、C图20. 南北方向布线的微带线偏斜——间距A、B、C带状线——间距A、B、C图21-22显示了1层X型玻璃上间距A、B、C带状线布线在东西和南北方向上的偏斜比较。测量的最坏情况偏斜随走线的布线方向而变化。图21. 东西方向布线的带状线偏斜——间距A、B、C1层图22. 南北方向布线的带状线偏斜——间距A、B、C1层带状线——间距AX型玻璃 vs Y型玻璃图23-24绘制了1层、2层玻璃类型上东西、南北方向布线的X型/ Y型玻璃的偏斜比较。Y型玻璃上测量的最大偏斜小于X型玻璃。图23. 间距A、1层玻璃类型——X型玻璃 vs Y型玻璃的偏斜图24. 间距A、2层玻璃类型——X型玻璃 vs Y型玻璃的偏斜从图19-24的测量结果可以看出测量的最坏情况偏斜随玻璃材料类型、玻璃编织风格和走线的布线方向而变化。在某些情况下测量的最大偏斜为2ps/英寸而在其他情况下测量的最大偏斜低于0.5ps/英寸。因此通过正确选择玻璃风格、玻璃材料和布线方向可以将玻璃编织偏斜控制在0.5ps/英寸以内。电路板上测量的最大偏斜并非最坏情况偏斜因为制造过程中无法控制束的放置和走线相对于玻璃束的位置。因此需要结合仿真方法和测量来仿真最坏情况条件。结论通过上面的技术可以在不知道纤维编织相对于差分对的对齐位置的情况下减少特定结构上的走线数量以捕捉PCB上的最坏情况偏斜。这是通过控制两个相邻差分对之间的间距来实现的。该技术可用于PCB的试样区域或在PCB内部进行设计空间探索以测量玻璃编织偏斜。往期推荐PCIE5.0 高速PCB的叠层与物理设计PCB过孔 Stub 位置对高速串行链路的SI性能影响PCB过孔残桩长度对高速信号阻抗影响分析车载PCB以太网RMII接口信号完整性评估芯片PCB侧PI设计中的瞬态电流路径的确认方法基于FC-POP封装的DIE-PKG-PCB SIPI电性能协同设计分析汽车SoC高速接口DIE-PKG-PCB协同设计方法MIPI C-PHY PCB设计SI评估PCB材料的粗糙度参数对HDMI接口性能的影响PCB PTH Via设计对高速信号频域、时域质量的影响PCB中产生信号skew的因素介绍减少PCB走线中拐角引起反射的方式高速信号PCB Via设计参数对阻抗的影响SERDES高速链路PCB设计的信号完整性考虑高速背板PCB信号板材选择高速背板PCB信号的过孔设计11-PCIE PCB channel性能及时域性能评估10-PCIE4.0 PCB物理设计SI考虑封装/PCB物理设计对DDR3接口SIPI性能的影响及联合优化5-高速PCB信号完整性设计问题仿真确认及各自解决方法服务器的板对板互连高速PCIe通道信号完整性分析56Gbps以太网Socket组件通道信号完整性分析基于DTC设计的2.5D CoWoS封装电源完整性优化以太网信号的电路建模及其在电磁兼容性与信号完整性分析中的应用基于硅片集成扇出技术的封装设计高速信号串扰抑制设计方法高速无源信道的系统级仿真