1. 项目概述从需求到方案的逻辑推演在数字电路设计尤其是FPGA和ASIC开发中时钟分频是一个基础但至关重要的环节。我们常常需要将一个高频的主时钟MCLK转换为一个较低频率的时钟信号用于驱动不同速率的外设或逻辑模块。偶数分频如2、4、8分频实现起来相对直观只需一个计数器在上升沿计数达到特定值后翻转输出即可天然能得到50%占空比的时钟。然而当需求是奇数分频比如3分频、5分频、7分频时问题就变得有趣且具有挑战性了——如何仅使用标准的寄存器逻辑生成一个占空比为50%的奇数分频时钟这不仅是面试中的经典考题更是实际项目中高频碰到的需求。本文将以5分频为例深入剖析一种在业界广泛使用且非常可靠的奇数分频器实现方法。这种方法的核心思想巧妙避开了在单个时钟沿处理奇数分频的困境转而利用时钟的上升沿和下降沿分别产生两个相位有偏移的(N-1)/2分频信号再将它们进行组合最终合成出占空比完美的目标时钟。我将不仅展示正确的Verilog代码更会详细拆解其背后的设计思路、每一个参数和判断条件的由来并分享在实际工程化过程中遇到的“坑”和调试技巧例如阻塞赋值与非阻塞赋值的误用导致的诡异仿真结果。无论你是正在学习Verilog的初学者还是需要快速实现一个稳健分频模块的工程师这篇文章都将提供从原理到实战的完整参考。2. 奇数分频的核心原理与方案选型2.1 为什么奇数分频不能简单计数翻转要理解奇数分频的难点我们先回顾一下偶数分频。对于一个2N分频我们只需要一个计数器从0计数到N-1然后在计数值为0和N时翻转输出时钟。由于计数翻转点对称输出时钟的高低电平持续时间都是N个原时钟周期占空比自然是50%。但当分频系数N为奇数时例如N5情况就不同了。如果我们依然试图在单个时钟沿比如上升沿控制输出翻转为了得到50%占空比高低电平需要各持续2.5个原时钟周期。数字电路中的寄存器只能在时钟边沿动作无法在半个周期处进行翻转。因此直接计数法产生的奇数分频时钟其占空比不可能是50%通常是(N-1)/2 : (N1)/2 或者反之例如5分频就是2:3或3:2的占空比。在很多对时钟对称性有严格要求的接口如某些串行通信协议中这种非50%占空比的时钟是不可接受的。2.2 双沿计数合成法一种优雅的解决方案既然一个时钟沿搞不定很自然的想法就是利用两个时钟沿。这就是本文所述方法的核心。以5分频N5为例目标频率是原频率的1/5目标周期是原时钟周期的5倍。为了得到50%占空比目标时钟的高电平和低电平各需持续2.5个原时钟周期。具体实现路径如下生成两个中间信号我们利用原时钟MCLK的上升沿生成一个信号DIV0利用其下降沿生成另一个信号DIV1。这两个信号本身都是(N-1)/2分频对于N5(5-1)/22所以是2分频信号。但关键在于它们的相位。控制中间信号的占空比我们控制这两个2分频信号的高电平持续时间为原时钟的 (N-1)/2 个周期即2个周期低电平持续时间为 (N1)/2 个周期即3个周期。这样DIV0和DIV1各自都是占空比为2:3的时钟。错位相位通过精心设计计数器复位和信号翻转的条件使DIV0和DIV1的上升沿在时间轴上错开半个原时钟周期因为一个由上升沿触发一个由下降沿触发。逻辑合成最终时钟将DIV0和DIV1进行“或”OR操作。观察波形可以发现由于相位错开这两个占空比非50%的信号“拼接”起来恰好形成了一个高、低电平各持续2.5个原时钟周期的完美50%占空比5分频时钟。这种方法将奇数分频5分频的难题转化为了两个更简单的、基于不同时钟沿的偶数分频2分频信号的生成与组合问题构思非常巧妙。其优势在于完全使用同步设计不依赖于门延迟等不可靠因素在FPGA上实现稳定且易于约束。注意这种方法产生的最终时钟DIV5_CLK是组合逻辑“或”门的输出严格来说它不是一个纯粹的寄存器输出时钟其上可能存在毛刺尽管在这个特定设计中由于DIV0和DIV1变化的时刻是错开的理论上是无毛刺的。在要求极高的场合可以将其再打一拍变成寄存器输出的时钟但会引入一个原时钟周期的延迟。3. 5分频器的Verilog实现与逐行解析下面我们结合代码彻底理解每一个细节。我们将构建一个参数化的模块但首先以N5为例进行固化分析。3.1 模块接口与参数定义timescale 1ns / 1ps module div_odd #( parameter N 5, // 奇数分频系数例如5代表5分频 parameter M (N-1)/2 // 自动计算中间分频系数N5时M2 ) ( input wire MCLK, // 主时钟输入 output wire DIV_CLK, // 奇数分频输出占空比50% output reg DIV0, // 上升沿产生的中间信号调试用 output reg DIV1, // 下降沿产生的中间信号调试用 output reg [2:0] COUNT0 // 上升沿计数器调试用 );N与MN是目标分频系数必须是奇数。M定义为(N-1)/2在N5时等于2。这个M就是中间2分频信号的高电平持续时间以原时钟周期为单位也是计数器判断翻转的关键阈值。输出信号DIV_CLK是最终需要的5分频时钟。DIV0、DIV1和COUNT0主要是为了仿真观察和调试而引出在实际工程中如果不需要监控可以移除以节省资源。3.2 上升沿与下降沿计数器逻辑我们需要两个计数器COUNT0在上升沿计数COUNT1在下降沿计数。它们的计数范围都是0到N-1即0到4循环往复。reg [2:0] COUNT1; // 下降沿计数器位宽根据N-1的最大值确定N5时[2:0]足够 // 上升沿进程生成COUNT0和DIV0 always(posedge MCLK) begin if (COUNT0 M) begin // 当计数到M2时 DIV0 1b0; // DIV0拉低 COUNT0 COUNT0 1; // 计数器继续加1 end else if (COUNT0 N-1) begin // 当计数到N-14时 DIV0 1b1; // DIV0拉高 COUNT0 3d0; // 计数器归零 end else begin COUNT0 COUNT0 1; // 其他情况计数器正常加1 end end // 下降沿进程生成COUNT1和DIV1 always(negedge MCLK) begin if (COUNT1 M) begin // 当计数到M2时 DIV1 1b0; // DIV1拉低 COUNT1 COUNT1 1; end else if (COUNT1 N-1) begin // 当计数到N-14时 DIV1 1b1; // DIV1拉高 COUNT1 3d0; // 计数器归零 end else begin COUNT1 COUNT1 1; end end关键逻辑解读计数器行为两个计数器独立从0计数到4然后归零不断循环。每个计数器计满一个周期需要5个对应的时钟沿COUNT0经历5个上升沿COUNT1经历5个下降沿。中间信号DIV0/DIV1生成初始/复位状态假设系统启动或复位后DIV0和DIV1为高电平‘1’。这可以通过复位逻辑设置本例中未显示复位则取决于初始值。拉低条件当计数器值等于M即2时将对应的中间信号拉低。这意味着信号高电平持续了从计数器归零后的0、1、2这三个计数值所对应的时间。注意计数器从0到2跨越了3个时钟沿0-1, 1-2因此高电平持续时间是M1个半周期这里需要仔细分析。实际上在0时刻信号为高在计数值等于2的时钟沿拉低高电平持续时间对应计数值0,1,2即3个时钟周期。对于N5M2这正好是M13个原时钟周期。而我们的目标是高电平持续M个周期这里出现了理解偏差。拉高条件当计数器值等于N-1即4时将中间信号拉高。此时计数器马上归零。信号低电平持续时间对应计数值2,3,4也是3个时钟周期。重新审视设计意图根据原理我们希望DIV0/DIV1的高电平持续M个周期2个周期低电平持续M1个周期3个周期。但上述代码逻辑似乎产生了3个周期高电平、3个周期低电平让我们通过仿真来分析。实际上经典的实现方式通常定义计数器从0计数到N-1在计数值小于M时输出高电平大于等于M时输出低电平。这样高电平对应计数值0,1,...,M-1共M个周期低电平对应M, M1, ..., N-1共N-M个周期。当N5M2时高电平2个周期计数值0,1低电平3个周期计数值2,3,4。这才是正确的。因此我们需要修正代码逻辑。中间信号应该在计数器值小于M时为高否则为低。这通常通过将计数器值与M-1比较来实现。但为了更清晰地控制翻转点我们采用另一种等价描述在计数器达到M-1的下一个时钟沿拉低在计数器达到N-1的下一个时钟沿拉高。修正后的代码如下// 修正后的上升沿进程 always(posedge MCLK) begin if (COUNT0 M-1) begin // 当计数到M-11时下一个周期拉低 // 注意这里不立即拉低因为当前时刻计数器值还是1输出应仍为高。 // 我们选择在计数器变为M2时拉低这需要状态机思维。更简单的方式是 COUNT0 COUNT0 1; end else if (COUNT0 N-1) begin // 当计数到N-14时 DIV0 1b1; // 拉高 COUNT0 3d0; end else if (COUNT0 M) begin // 当计数到M2时 DIV0 1b0; // 拉低 COUNT0 COUNT0 1; end else begin COUNT0 COUNT0 1; end end这段代码看起来有些冗长。更简洁、更常见的实现方式是直接根据计数器的值来分配输出而不是在特定点翻转。我们可以这样写// 简洁且正确的实现方式 always(posedge MCLK) begin if (COUNT0 N-1) begin COUNT0 0; end else begin COUNT0 COUNT0 1; end // DIV0的输出由COUNT0的值决定 if (COUNT0 M) begin // 计数值在[0, M-1]区间时输出高电平 DIV0 1b1; end else begin // 计数值在[M, N-1]区间时输出低电平 DIV0 1b0; end end对于下降沿进程逻辑完全对称always(negedge MCLK) begin if (COUNT1 N-1) begin COUNT1 0; end else begin COUNT1 COUNT1 1; end if (COUNT1 M) begin DIV1 1b1; end else begin DIV1 1b0; end end这种写法逻辑非常清晰计数器循环计数输出电平由当前计数值决定。这是最推荐的方式。3.3 最终时钟合成最终的分频时钟通过将两个中间信号做“或”运算得到assign DIV_CLK DIV0 | DIV1;为什么是“或”而不是“与”我们可以画个波形图DIV0在上升沿变化高电平区间对应COUNT0为0和1。DIV1在下降沿变化高电平区间对应COUNT1为0和1。由于COUNT0和COUNT1的计数起点在时间上相差半个MCLK周期DIV0和DIV1的高电平区间在时间轴上也是错开半个周期的。将这两个脉冲“或”起来就得到了一个高电平宽度为2.5个MCLK周期、低电平宽度也为2.5个MCLK周期的时钟信号即50%占空比的5分频时钟。4. 关键问题阻塞赋值与非阻塞赋值的陷阱在最初的尝试中我犯了一个很多初学者都会犯的错误在描述计数器逻辑时混用了阻塞赋值和非阻塞赋值或者错误地理解了非阻塞赋值的执行时机。原资料中提到的错误程序如下// 错误示例 always(posedge MCLK) begin if(COUNT0M) begin DIV00; end else if(COUNT0N) begin COUNT00; DIV01; end COUNT0COUNT01; end这段代码有几个问题条件错误COUNT0N但N5计数器范围是0-4永远不会等于5。这很可能是笔误应为COUNT0N-1。致命的逻辑错误非阻塞赋值理解即使将条件改为COUNT0N-1问题依然存在。在同一个always块中所有非阻塞赋值是“同时”执行的。当COUNT0为4时满足COUNT0N-1条件会执行COUNT00;和DIV01;。但同时块末尾的COUNT0COUNT01;也会执行。那么COUNT0到底被赋值为0还是5在Verilog仿真中非阻塞赋值的右值表达式是在进入always块时立即计算的。所以COUNT0COUNT01;的右值是415。块结束时有两个对COUNT0的非阻塞赋值一个赋0一个赋5。根据Verilog标准对同一变量的多个非阻塞赋值最后一个生效。这里COUNT0COUNT01;在最后所以COUNT0被更新为5。而DIV01;正常执行。到了下一个时钟沿COUNT0是5不满足任何if条件只会执行COUNT0COUNT01;变成6以此类推计数器永远无法归零完全失控。正确的理解与用法非阻塞赋值用于描述时序逻辑寄存器。块内所有赋值同时发生使用赋值开始时的右值。适用于计数器、状态机状态转移等。阻塞赋值用于描述组合逻辑或临时计算。赋值立即生效后续语句使用新值。在描述组合逻辑的always块always (*)中使用。对于计数器标准写法是always(posedge clk or posedge rst) begin if(rst) begin count 0; end else if (count N-1) begin count 0; end else begin count count 1; end end或者像我们之前修正后的简洁写法将计数器递增和输出生成分开判断逻辑更清晰避免了条件冲突。5. 参数化设计与扩展应用一个健壮的分频器模块应该是参数化的以便于复用。我们将模块扩展为支持任意奇数分频。module clk_div_odd #( parameter ODD_N 5 // 奇数分频系数必须为大于1的奇数 )( input wire clk_in, input wire rst_n, // 异步低电平复位可选 output wire clk_out ); localparam CNT_WIDTH $clog2(ODD_N); // 自动计算计数器位宽 localparam M (ODD_N - 1) / 2; // 计算中间阈值 reg [CNT_WIDTH-1:0] cnt_p, cnt_n; // 上升沿和下降沿计数器 reg clk_p, clk_n; // 两个中间时钟 // 上升沿计数器与中间时钟生成 always (posedge clk_in or negedge rst_n) begin if (!rst_n) begin cnt_p 0; clk_p 1b0; end else begin if (cnt_p ODD_N - 1) begin cnt_p 0; end else begin cnt_p cnt_p 1; end if (cnt_p M) begin clk_p 1b1; end else begin clk_p 1b0; end end end // 下降沿计数器与中间时钟生成 always (negedge clk_in or negedge rst_n) begin if (!rst_n) begin cnt_n 0; clk_n 1b0; end else begin if (cnt_n ODD_N - 1) begin cnt_n 0; end else begin cnt_n cnt_n 1; end if (cnt_n M) begin clk_n 1b1; end else begin clk_n 1b0; end end end // 组合逻辑合成最终时钟 assign clk_out clk_p | clk_n; endmodule参数化要点ODD_N主参数必须是奇数。可以通过输入检查来确保这里为简化未写。$clog2(ODD_N)系统函数自动计算表示0到ODD_N-1所需的最小位宽。例如ODD_N5$clog2(5)3因为需要3位才能表示0-4。复位增加了异步复位信号rst_n这是一个良好的设计习惯确保电路从一个已知的确定状态开始工作。输出只输出最终的分频时钟内部信号clk_p和clk_n不引出节省端口。6. 仿真验证、常见问题与工程实践要点6.1 仿真波形分析使用ModelSim、VCS或Vivado Simulator等工具对上述参数化模块进行仿真设置ODD_N5。预期的关键波形特征如下信号描述关键观察点clk_in输入主时钟周期为Tcnt_p上升沿计数器在clk_in上升沿从0递增到4然后归零clk_p上升沿生成中间时钟当cnt_p为0、1时为高电平持续2T为2、3、4时为低电平持续3Tcnt_n下降沿计数器在clk_in下降沿从0递增到4然后归零clk_n下降沿生成中间时钟当cnt_n为0、1时为高电平持续2T为2、3、4时为低电平持续3Tclk_out最终输出时钟高电平持续2.5T低电平持续2.5T周期为5T占空比50%你会看到clk_p和clk_n的上升沿相差半个clk_in周期它们的“或”运算结果clk_out就是一个完美的5分频时钟。6.2 常见问题与排查技巧在实际工程中可能会遇到以下问题输出时钟有毛刺现象在clk_out上观察到非常窄的尖脉冲。原因虽然理论上clk_p和clk_n的变化沿错开不会产生毛刺但实际FPGA中由于clk_p和clk_n到clk_out的或门逻辑路径延迟不同如果两个输入信号的变化时间点非常接近由于时钟偏移或布线延迟仍可能产生毛刺。解决将组合逻辑输出的clk_out用主时钟clk_in再寄存一拍。这是消除毛刺最有效的方法。代价是输出时钟相对于输入时钟会有固定的一个clk_in周期延迟并且占空比可能因寄存器的采样而出现极其微小的偏差通常可忽略。reg clk_out_reg; always (posedge clk_in) begin clk_out_reg clk_p | clk_n; end assign clk_out clk_out_reg;高频下功能异常现象当clk_in频率很高时例如超过200MHz分频输出不稳定。原因本设计使用了双沿时钟posedge和negedge这要求时钟网络的质量非常高。在FPGA中通常推荐使用单一时钟沿设计。此外clk_p和clk_n的生成路径必须满足严格的时序约束。解决确保为clk_in设置了正确的时钟约束。对于特别高的频率可以考虑使用FPGA内部的PLL或MMCM等时钟管理单元进行分频它们由模拟电路实现性能更优。如果必须用逻辑实现确保对clk_p和clk_n到或门的路径施加紧约束。资源占用与性能该方法需要两个计数器和两个寄存器资源占用很少。关键路径是clk_p | clk_n的组合逻辑。如果将其寄存一拍则关键路径变为两个计数器的比较和寄存器更新路径更容易满足时序。非50%占空比需求如果需要特定占空比的奇数分频例如5分频占空比3:2则无需使用双沿法。可以直接使用单沿计数器在计数值达到不同阈值时进行置高和置低操作。例如计数器0-4循环在0、1、2时输出高在3、4时输出低即可得到占空比60%的5分频时钟。6.3 工程实践要点总结复位是必须的务必为所有计数器和状态寄存器添加复位信号确保上电后处于确定状态。推荐寄存输出对于时钟信号尽量使用寄存器输出避免使用纯组合逻辑以消除潜在的毛刺和改善时序。理解非阻塞赋值在时序逻辑always块中坚持使用非阻塞赋值这是避免仿真与综合结果不一致的关键。参数化设计使用parameter和localparam使代码易于配置和复用。时钟约束对设计中使用的所有时钟包括生成的时钟进行正确的约束。对于本例生成的clk_out如果被用作其他模块的时钟需要将其定义为生成时钟generated clock。仿真全覆盖不仅仿真正常功能还要仿真复位过程、参数改变如从5分频改为7分频等情况。通过以上从理论到实践从代码到调试的完整拆解相信你已经掌握了奇数分频器的精髓。这种双沿计数合成的方法思路清晰实现简单是数字电路设计中一个非常经典的技巧。在实际项目中根据性能需求选择是否寄存输出并做好时序约束就能获得一个稳定可靠的奇数分频时钟源。