1. 项目概述与核心价值在今天的超大规模集成电路VLSI和系统级芯片SoC设计中一个长期存在的矛盾是我们拥有极其先进的数字设计自动化流程但模拟电路的设计依然高度依赖手工定制。每当我们需要在芯片内部集成一个模拟信号监测点比如观察某个内部节点的电压波形就意味着要引入一个定制设计的模数转换器ADC。这个过程不仅耗时费力更严重的是它破坏了数字设计流程的可移植性和可重用性——这个ADC模块很难被直接复制到另一个工艺节点或另一个项目中。对于物联网IoT设备这类对成本、功耗和上市时间都极其敏感的应用这个问题尤为突出。这正是“全可综合ADC”概念的价值所在。想象一下如果你能像调用一个加法器或寄存器那样用硬件描述语言Verilog写一个ADC模块然后丢给综合工具让它自动从标准数字单元库里挑选合适的逻辑门来生成版图那会是什么景象设计周期将大幅缩短跨工艺迁移的成本几乎为零模块的复用变得轻而易举。这正是本文所探讨的0.5V全可综合SAR ADC的核心目标。它不仅仅是一个低功耗的转换器更是一次设计范式的转变旨在用纯数字的“砖瓦”搭建起通往模拟世界的“桥梁”。这个设计的挑战是巨大的。传统的SAR ADC依赖于精密的电容阵列CDAC和高速比较器这些都是典型的模拟电路与标准数字单元库格格不入。本文的创新之处在于它彻底抛弃了这些传统部件提出了一套完全基于标准数字单元如OAI、NAND、NOR门的替代方案一个用逻辑门搭建的电压型DACVDAC以及一个能覆盖全电源电压范围的混合型比较器。更巧妙的是它通过过采样和冗余纠错技术绕开了对采样保持电路的需求从而实现了真正意义上的“全可综合”。最终这个在28nm工艺下仅占用0.002 mm²面积的ADC在0.5V电压、500 kS/s采样率下实现了5.39位的有效精度为在芯片各处分布式部署微型“数字示波器”提供了可能。2. 架构深度解析如何用数字单元构建模拟功能2.1 从传统SAR ADC到全可综合架构的转变要理解这个设计的精妙之处我们得先看看传统的SAR ADC是怎么工作的。它的核心是一个电容阵列DAC、一个比较器和一个逐次逼近逻辑控制器。转换开始时采样保持电路冻结输入电压。然后SAR逻辑控制DAC产生一个电压与冻结的输入电压比较。根据比较结果SAR逻辑像玩“猜数字”游戏一样从最高位MSB到最低位LSB逐位确定数字码。这个过程高度依赖于电容的匹配精度和比较器的速度与精度而这些元件都是模拟的无法用标准数字单元实现。本文提出的架构进行了一次彻底的“数字化”重构。其核心思路是用标准数字逻辑门的行为来模拟模拟电路的功能。整个架构包含三个关键创新点它们共同解决了可综合化的难题可综合电压型DACVDAC替代了传统的电容DAC。可综合轨到轨混合比较器替代了传统的模拟比较器。无采样保持S/H的转换方案结合过采样和冗余误差校正移除了对模拟采样开关和电容的需求。这个转变带来的最大好处是极致的可移植性。整个ADC可以用RTL代码描述通过标准的数字综合Synthesis、布局布线Place Route流程自动生成。这意味着设计师不再需要关心晶体管的尺寸、匹配或布局寄生效应工具会处理好一切。对于需要在芯片多个功能模块中集成监测电路的应用来说这种“即插即用”的特性价值连城。2.2 核心矛盾与设计权衡当然这种“数字化”并非没有代价。它引入了新的矛盾而设计正是在解决这些矛盾中前进的精度 vs. 可综合性标准逻辑门的输出电平由晶体管尺寸和阈值电压决定其“模拟”输出特性远不如精心设计的电容或电流源精确。这直接导致了VDAC严重的非线性。本文的应对策略不是去硬件上修正它那会引入新的定制电路而是通过软件校准在后期数据处理中补偿。这是一种典型的“数字辅助模拟”思想将复杂度从面积和功耗敏感的芯片前端转移到了资源相对丰富的后端处理模块。速度 vs. 功耗与面积传统的闪存FlashADC也可以做成可综合的即“随机闪存ADC”但它需要成百上千个比较器并行工作面积和功耗巨大。SAR ADC是串行工作的本质上更省面积和功耗。本文选择SAR架构正是为了在可综合的前提下追求极致的面积效率以满足分布式监测所需的“微型化”要求。动态输入 vs. 无S/H电路SAR转换需要一个稳定的参考电压即被采样的输入来进行多次比较。没有S/H电路输入信号在转换期间是变化的这会导致错误。本文的解决方案是加速和容错。通过过采样大幅缩短单次转换的时间窗口减小信号变化量同时引入冗余位进行误差校正即使某次比较因信号变化而出错后续步骤也能纠正回来。理解了这些顶层权衡我们就能深入每个模块看它们是如何被“数字魔法”具体实现的。3. 核心模块设计与实现细节3.1 可综合电压型DACVDAC让逻辑门输出模拟电压这是整个设计中最具巧思的部分。如何让一个数字标准单元输出一个可控的模拟电压答案是利用数字单元在中间电平时的“模拟”特性。本文选用的核心单元是OAI22门。OAIOR-AND-INVERT是一个复合逻辑门。它的关键特性在于当输入配置在特定状态时其输出节点可以通过上拉PMOS网络或下拉NMOS网络被连接到电源VDD或地VSS。更重要的是当一部分上拉和下拉通路同时导通时输出会稳定在一个介于电源和地之间的中间电平这个电平由导通路径的等效电阻分压决定。设计者将多个OAI22单元以二进制权重的方式并联其输出节点连接在一起。通过控制每个单元输入端的数字码可以精确控制有多少个单元处于“上拉模式”向输出充电有多少个处于“下拉模式”从输出放电以及有多少个处于“高阻态”作为分压电阻。所有单元输出节点的并联相当于一个电阻网络最终在公共输出端VDAC上产生一个由数字码控制的模拟电压。注意这里存在一个根本性的非线性。OAI22单元在作为电阻分压器时其等效电阻值并非线性变化且并联后的总电阻计算也不是简单的线性叠加。这导致VDAC的输入-输出传递函数是严重非线性的。但论文强调了一个至关重要的优点单调性。即随着输入数字码增加VDAC输出电压总是单调递增的。这对于SAR ADC的正常工作是底线要求因为非单调性会导致转换逻辑混乱。非线性可以通过后续校准修正但非单调性是灾难性的。具体操作上VDAC支持双极性操作即输出可高于或低于一个中间参考电压VREF。这是通过一个符号位MSB来控制整体是使用PMOS上拉网络还是NMOS下拉网络来实现的从而实现了从VSS到VDD的轨到轨输出范围。一个7位的二进制权重VDAC结合符号位最终提供了8位256个码字的输出分辨率。3.2 可综合轨到轨混合比较器拓宽数字比较的视野比较器的作用很简单比较VIN和VDAC输出谁大谁小的数字结果。但用标准单元实现一个能比较从0到VDD全范围电压的比较器非常困难。此前的研究多采用基于NAND3门的结构。如图10(a)所示输入电压同时接到PMOS和NMOS的栅极。当输入共模电压较低时NMOS管驱动能力很弱比较速度极慢甚至无法工作反之当输入共模电压较高时PMOS管又成了瓶颈。因此单个NAND3比较器只能在共模电压接近VDD/2时较好工作。本文的解决方案非常直观且有效既然一个不行那就用两个。设计同时集成了一个NAND3比较器和一个NOR3比较器。如图10(c)的仿真所示NAND3比较器在高压区性能好NOR3比较器在低压区性能好两者在中间区域有重叠。那么只需要一个简单的“输入范围检测器”来判断当前VDAC作为比较的一个输入处于高电平还是低电平区域然后用一个2选1多路复用器MUX选择对应性能更好的比较器结果输出即可。这个检测器本身也可以用NAND3门实现。这样构成的“混合比较器”就实现了全共模输入范围内的可靠比较。虽然增加了一个MUX带来了一点延迟但通过选择最优路径整体最大传播延迟反而比使用单一比较器在全范围工作时更低。3.3 无采样保持的转换策略过采样与冗余误差校正这是实现“全可综合”的最后一块拼图。采样保持电路本质上是一个模拟开关加一个电容在标准单元库中没有直接对应物难以自动综合。没有S/H输入信号VIN在长达数个时钟周期的SAR转换过程中是变化的。假设输入是一个正弦波VIN A * sin(2πf*t)在转换时间窗口Tconv内输入的最大变化量ΔVIN_max ≈ 2πA * f * Tconv。这个变化量会被误认为是VDAC的误差导致转换错误。对策一过采样Oversampling这不是指奈奎斯特采样定理中的过采样而是针对SAR转换本身的“加速”。传统SAR ADC在每个采样周期内完成一次N位转换。这里系统以数倍于有效采样率例如4倍的时钟频率来驱动SAR逻辑。这样单次N位转换的实际时间窗口Tconv被缩短了数倍即OSR倍。根据上面的公式输入信号在更短的Tconv内的最大变化量ΔVIN_max也同比减小。这就降低了因信号变化而出错的概率。对策二冗余误差校正Redundant Error Correction, REC过采样减少了错误概率但不能完全杜绝错误。REC技术则提供了容错机制。它在标准的二进制搜索算法中插入额外的“冗余”比较步。如图16所示在第3步和第7步后插入了冗余步。这些冗余步的判决阈值和之前某一步的阈值相同或相近。如果之前的比较因信号变化而判错导致VDAC的跟踪偏离了正确方向那么在后续的冗余步中由于信号继续变化比较器可能再次做出相反的判决。SAR逻辑被设计成可以识别这种“不一致”并通过后续的比特决策来纠正前面的错误。这类似于在爬坡时走错了一步但因为你多预留了一个踩脚点冗余步你还有机会调整回来而不是直接滑落。通过“加速”过采样和“容错”REC的组合拳该设计成功地摒弃了S/H电路同时保证了在输入信号带宽内的转换精度。4. 系统集成、校准与实测性能分析4.1 从RTL到GDSII全自动设计流程该ADC的设计流程是纯数字式的这也是其核心优势的体现RTL描述VDACOAI22阵列的连接方式和混合比较器NAND3、NOR3、MUX的连接都用门级Gate-LevelVerilog代码描述。SAR控制逻辑、时钟发生器等用行为级BehavioralRTL描述。逻辑综合使用数字设计工具如Design Compiler将上述Verilog代码映射到目标工艺28nm CMOS的标准单元库。布局布线使用自动布局布线工具生成物理版图。所有单元的位置、连线都由工具自动完成。后仿验证对生成版图进行参数提取并做带寄生参数的仿真验证时序和功能。这个过程与设计一个数字处理器内核无异。设计师完全不需要手动绘制任何一个晶体管或设计任何一个模拟布局。4.2 基于直方图的软件校准由于VDAC固有的非线性ADC的整体传输特性Dout G(Vin)是非线性的G是一个复杂的非线性函数。直接在芯片上实现线性化电路如查找表会增加面积和功耗。本文提出了一个巧妙的“软件校准”方案将校准工作卸载到片外的波形重建模块中。校准过程在系统开始工作时进行一次施加测试信号向ADC输入一个低频、幅度覆盖VSS到VDD的三角波。构建直方图采集ADC对此三角波的所有输出码统计每个输出码出现的次数形成直方图H[x]。对于一个理想的线性ADC三角波输入会产生均匀的直方图。非线性会导致某些码出现的频率更高某些更低。估计逆函数可以证明这个直方图H[x]近似于ADC非线性传输函数G的导数之倒数。通过对直方图进行积分等数学处理可以估计出ADC的逆函数F(x) ≈ G^{-1}(x)。这个F(x)描述了“当ADC输出为码字x时对应的实际输入电压最可能是多少”。实时校准在后续正常的波形监测中对于每一个ADC输出的原始码字x_raw通过查找表或计算应用逆函数F(x_raw)即可得到校准后的、更接近真实电压的值。这种方法的美妙之处在于它补偿的是确定性的非线性主要由VDAC结构决定而不是随机的噪声或失配。因此一次校准可以在芯片的整个生命周期内使用除非环境发生剧变。4.3 实测结果与设计价值评估根据论文提供的测试数据该ADC在0.5V电源电压、500 kS/s有效采样率下实现了34.2 dB的SNDR对应约5.39位ENOB。其无杂散动态范围SFDR达到44 dB。经过软件校准后三次谐波失真改善了24.8 dBcSNDR提升了19.4 dB效果显著。几个关键性能指标值得关注面积0.002 mm²。在28nm工艺下这是一个极其微小的面积验证了其适合分布式部署的理念。功耗92.2 µW 0.5V。超低电压带来的直接好处就是低功耗非常适合能量受限的IoT设备。输入范围得益于VDAC和混合比较器的轨到轨设计其有效输入范围达到0.8 * VDD在0.5V下为0.4Vpp在可综合ADC中属于优秀水平。工艺兼容性论文测试了五个不同芯片样本校准后性能偏差小于2 dB证明了这种数字主导设计对工艺波动具有良好的鲁棒性。图28展示了其实测波形重建能力包括三角波、正弦波、FSK和AM信号证明了其在片上监测各种模拟波形方面的实用性。与之前基于随机闪存Stochastic Flash的可综合ADC相比本设计在面积效率上具有压倒性优势归一化面积最小同时实现了更低的供电电压和更宽的输入范围。它成功地在“可综合性”、“面积功耗”和“性能”之间找到了一个出色的平衡点。5. 设计示、潜在问题与拓展思考5.1 核心设计哲学与启示这个项目给我们最大的启示是在先进工艺节点下用数字思维解决模拟问题可能是一条高效的捷径。随着工艺尺寸缩小模拟电路设计越来越难电源电压降低晶体管本征增益下降匹配变差而数字电路则受益于高密度和低功耗。将模拟功能“数字化”利用数字电路的自动化设计优势和强大的后处理能力如软件校准是一种极具前景的混合信号设计范式。这种设计特别适用于性能要求适中、但对成本、集成度和可移植性要求极高的场景例如SoC内部各电源域的电压监测。芯片温度传感器、光传感器等模拟前端。低速通信链路的信号质量监测。需要大量部署的物联网传感器节点。5.2 潜在挑战与局限性当然这种架构并非万能清醒认识其局限性同样重要速度瓶颈该ADC的速度受限于标准逻辑门的传播延迟。论文中最高有效采样率为750 kS/s这对于音频或生物信号采集足够但远无法处理射频或高速数据转换应用。混合比较器中的MUX和选择逻辑也引入了额外延迟。校准开销与初始化虽然校准在后台进行但需要额外的测试信号发生和数据处理能力。对于某些无法提供理想测试信号的应用场景校准可能会变得复杂。此外校准数据需要存储增加了系统复杂度。动态性能限制过采样和REC技术有效处理了慢变信号但对于频率接近或超过奈奎斯特频率的信号无S/H的缺点会被放大性能会下降。图23显示当输入信号频率超过150kHz后ENOB开始显著下降。对电源噪声敏感由于VDAC的输出电平直接依赖于电源电压VDD和地VSS的稳定性电源上的任何噪声都会直接耦合到输出影响转换精度。在数字电路嘈杂的环境中这需要仔细的电源隔离设计。5.3 可能的改进方向与拓展基于这个设计未来可以有多个有趣的拓展方向工艺缩放下的优化在更先进的工艺如16nm、7nm下晶体管的阈值电压可能不会同比缩放这会影响OAI22门作为电阻分压器的线性区间。需要研究在新的工艺节点下是否有更优的标准单元拓扑适合构建VDAC。与数字电路的深度集成既然ADC本身是数字化的它可以更紧密地与数字信号处理器DSP或微控制器MCU内核集成。例如校准算法可以直接在片上的微控制器中运行实现自校准。应用于传感器内计算在边缘AI场景中这种微型ADC可以直接部署在模拟传感器旁边将模拟信号转换为数字码后立即进行初步的特征提取或预处理减少数据传输的能耗。探索其他可综合模拟电路这个设计成功验证了用数字单元实现ADC的可行性。类似的思路是否可以扩展到可综合的压控振荡器、可综合的基准电压源甚至可综合的锁相环这将开启一个“全可综合混合信号芯片”的新领域。回过头看这个0.5V全可综合SAR ADC更像是一个“概念验证”或“使能技术”。它可能不会立即取代高性能的模拟ADC但它为在数字海洋中高效、廉价地嵌入无数个“模拟感知触点”提供了一把钥匙。在万物互联、芯片功能日益复杂的今天这种能够无缝集成到数字设计流程中的模拟接口技术其长远价值或许比它当前的性能指标更为重要。它代表了一种思路的转变当模拟墙越来越高时我们或许可以换一条数字的路绕过去。